Tại một hội nghị nhà đầu tư, Chủ tịch TSMC C.C. Wei cho biết quá trình phát triển công nghệ 2nm đang tiến triển tốt, với hiệu suất và năng suất đáp ứng hoặc vượt quá mong đợi, do đó, sản xuất hàng loạt sẽ diễn ra theo đúng kế hoạch.
Quy trình 2nm sẽ nhanh hơn 10-15 phần trăm so với N3E hiện tại và tiêu thụ ít điện năng hơn, Wei cho biết. Mật độ chip cũng sẽ cao hơn 15 phần trăm.
Ông nói thêm rằng TSMC cũng đang trên đà ra mắt quy trình N2P và A16 vào nửa cuối năm 2026.
N2P được thiết lập để trở thành phiên bản nâng cao của N2. Nó sẽ tăng hiệu suất lên 5 phần trăm và sử dụng ít điện năng hơn 5-10 phần trăm, khiến nó phù hợp với điện thoại thông minh và các ứng dụng điện toán hiệu suất cao, Wei giải thích.
Theo TSMC, A16 là công nghệ nanosheet tiếp theo có tính năng Super Power Rail hay SPR.
SPR là công nghệ TSMC giúp tăng cường khả năng cung cấp điện và hiệu suất trong các chất bán dẫn tiên tiến. Nó đảm bảo phân phối điện tốt hơn, giảm tổn thất điện năng và cải thiện hiệu suất chip.
So với quy trình N2P, A16 sẽ nhanh hơn 8-10 phần trăm và sử dụng ít điện năng hơn 15-20 phần trăm, Wei cho biết, đồng thời nói thêm rằng mật độ chip sẽ cao hơn 7-10 phần trăm.
Về đóng gói cấp wafer InFO (fan-out tích hợp), Wei cho biết tại sự kiện rằng công ty vẫn đang nghiên cứu phát triển công nghệ này.
Dựa trên thông tin được công bố trên trang web của TSMC, InFO là nền tảng công nghệ tích hợp hệ thống cấp wafer sáng tạo, có RDL (Re-Distribution Layer) mật độ cao và TIV (Through InFO Via) để kết nối mật độ cao và hiệu suất cho nhiều ứng dụng khác nhau, chẳng hạn như điện toán di động và hiệu suất cao.