Và để áp dụng liên kết lai, mạng cung cấp năng lượng mặt sau và các công nghệ tiên tiến khác, cần phải có các công nghệ sản xuất được áp dụng ở cấp độ sản xuất chip phía sau cho những công nghệ ở mặt trước, Choi cho biết tại một hội nghị chip tại Hàn Quốc vào thứ Tư tuần qua (26/7).
Theo giáo sư Choi, để mở rộng quy mô bán dẫn, cần phải có SoC 3D đổi mới, không chỉ SoC 2D.
Liên kết lai và BPDN cần thiết cho quá trình nâng cấp này sẽ yêu cầu CMP, quy trình plasma và phòng sạch ở phía sau.
Liên kết lai liên kết một con chip không đồng nhất với tấm wafer. Điều này có thể mở rộng đáng kể I/O so với việc sử dụng bóng hàn.
Trong không gian 1 milimét vuông, có thể kết nối từ 10.000 đến 100.000 vias, được sử dụng cho I/O hoặc cấp nguồn.
BPDN đặt mạch nguồn ở mặt sau của tấm wafer để cải thiện việc sử dụng tế bào và ngăn ngừa tắc nghẽn.
Liên kết lai yêu cầu độ chính xác cao hơn công việc phía sau thông thường và nhạy cảm hơn với các khuyết tật.
TSMC là công ty chip duy nhất đã thương mại hóa liên kết lai cho đến nay.
Được gọi là 3DFabric, dịch vụ đã được áp dụng cho AMD V-Cache. Các đối thủ Samsung và Intel cũng chuẩn bị cung cấp dịch vụ tương tự.