Nhóm các thành phần nghiên cứu của Intel đã giới thiệu công trình này trong các bài báo tại một hội nghị quốc tế đang được tổ chức ở San Francisco. Công ty ở Thung lũng Silicon này đang nỗ lực để giành lại vị trí dẫn đầu trong việc chế tạo những con chip nhỏ nhất, nhanh nhất mà họ đã đánh mất trong những năm gần đây vào tay các đối thủ như Taiwan Semiconductor Manufacturing Co (TSMC) và Samsung Electronics Co Ltd.
Trong khi Giám đốc điều hành Intel, Pat Gelsinger, đã đưa ra các kế hoạch thương mại nhằm giành lại vị trí dẫn đầu vào năm 2025, thì công trình nghiên cứu được công bố hôm thứ Bảy cho thấy cách thức Intel có kế hoạch cạnh tranh sau năm 2025.
Một trong những cách Intel đang đóng gói nhiều sức mạnh tính toán hơn vào chip bằng cách xếp chồng các "khối" hoặc "chiplet" theo ba chiều thay vì tạo ra tất cả các chip như một mảnh hai chiều. Hôm thứ Bảy, Intel đã cho thấy công việc có thể cho phép số lượng kết nối giữa các ô xếp chồng lên nhau nhiều gấp 10 lần, có nghĩa là các ô phức tạp hơn có thể được xếp chồng lên nhau.
Nhưng có lẽ tiến bộ lớn nhất cho thấy là một bài báo nghiên cứu vào hôm thứ Bảy tuần qua, trình bày cách xếp các bóng bán dẫn - các công tắc nhỏ tạo thành các bo mạch xây dựng cơ bản nhất của chip bằng cách đại diện cho các số 1 và 0 của logic kỹ thuật số - chồng lên nhau.
Intel tin rằng công nghệ này sẽ tăng từ 30% đến 50% số lượng bóng bán dẫn mà nó có thể đóng gói vào một khu vực nhất định trên một con chip. Việc tăng số lượng bóng bán dẫn là lý do chính khiến các con chip liên tục trở nên nhanh hơn trong 50 năm qua.
Paul Fischer, giám đốc và kỹ sư chính cấp cao của Nhóm nghiên cứu linh kiện của Intel nói với Reuters trong một cuộc phỏng vấn: “Bằng cách xếp chồng các thiết bị trực tiếp lên nhau, chúng tôi rõ ràng đang tiết kiệm diện tích. "Chúng tôi đang giảm độ dài kết nối và thực sự tiết kiệm năng lượng, làm cho điều này không chỉ tiết kiệm chi phí hơn mà còn hoạt động tốt hơn."